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Simulación Básica de un IP

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Simulación Básica de un IP

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Gadea Gironés, R. (2015). Simulación Básica de un IP. http://hdl.handle.net/10251/51196.

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Metadatos del ítem

Título: Simulación Básica de un IP
Autor:
Entidad UPV: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
En este vídeo observamos la simulación con modelsim de un diseño (IP) realizado . El banco de pruebas es realizado completamente en verilog y mostramos cómo configurar completamente Quartus para poder ejecutar el banco de pruebas.[+]
Palabras clave: Verilog , Simulación , Banco de pruebas
Derechos de uso: Reserva de todos los derechos
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=945d6164-1db1-4550-b8f1-a4b42e08536a
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Repetir la reproducción del vídeo tantas veces sea necesario para asimilar el procedimiento explicado
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Muy bajo
Densidad semántica: Muy bajo
Tiempo típico: 15 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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