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Impact of partitioning cache schemes on the cache hierarchy of SMT processors

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Impact of partitioning cache schemes on the cache hierarchy of SMT processors

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Kenyon, S.; López, S.; Sahuquillo Borrás, J. (2015). Impact of partitioning cache schemes on the cache hierarchy of SMT processors. IEEE. doi:10.1109/HPCC-CSS-ICESS.2015.127.

Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10251/64646

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Título: Impact of partitioning cache schemes on the cache hierarchy of SMT processors
Autor:
Entidad UPV: Universitat Politècnica de València. Departamento de Informática de Sistemas y Computadores - Departament d'Informàtica de Sistemes i Computadors
Fecha difusión:
Resumen:
Power consumption is becoming an increasingly important component of processor design. As technology node shrinks both static and dynamic power become more relevant. This is particularly critical for the cache hierarchy. ...[+]
Palabras clave: Cache partitioning , Drowsy caches , Phase adaptive cache
Derechos de uso: Reserva de todos los derechos
ISBN: 978-1-4799-8936-2
DOI: 10.1109/HPCC-CSS-ICESS.2015.127
Editorial:
IEEE
Versión del editor: http://dx.doi.org/10.1109/HPCC-CSS-ICESS.2015.127
Título del congreso: 17th IEEE International Conference on High Performance Computing and Communications (HPCC 2015)
Lugar del congreso: New York, USA
Fecha congreso: August 24-26, 2015
Descripción: © 2015 IEEE. Personal use of this material is permitted. Permission from IEEE must be obtained for all other uses, in any current or future media, including reprinting/republishing this material for advertising or promotional purposes, creating new collective works, for resale or redistribution to servers or lists, or reuse of any copyrighted component of this work in other works.
Patrocinador:
MINECO and FEDER/TIN2012–38341–C04–01
Tipo: Comunicación en congreso

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