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SIMULACIÓN FSM: GENERACIÓN DE ESTÍMULO BÁSICO

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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SIMULACIÓN FSM: GENERACIÓN DE ESTÍMULO BÁSICO

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Gadea Gironés, R. (2016). SIMULACIÓN FSM: GENERACIÓN DE ESTÍMULO BÁSICO. http://hdl.handle.net/10251/65047.

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Metadatos del ítem

Título: SIMULACIÓN FSM: GENERACIÓN DE ESTÍMULO BÁSICO
Autor:
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Con este objeto caracterizamos la temporización correcta de la señal de entrada y desarrollamos un ejemplo sencillo de banco de pruebas con dicha señal de entrada
Palabras clave: Simulación , Verilog , FSM , Estímulos
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=ec734e50-21ac-11e6-9d52-47281f7403cb&autoplay=true
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Visualización básicamente
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Dificultad media
Nivel de interactividad: Bajo
Densidad semántica: Medio
Tiempo típico: 06 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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