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SIMULACIÓN FSM: SIMULACIÓN RTL BÁSICA

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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SIMULACIÓN FSM: SIMULACIÓN RTL BÁSICA

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Gadea Gironés, R. (2016). SIMULACIÓN FSM: SIMULACIÓN RTL BÁSICA. http://hdl.handle.net/10251/65051.

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Título: SIMULACIÓN FSM: SIMULACIÓN RTL BÁSICA
Autor:
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Se describe cómo generar una banco de pruebas para la simulación de una máquina de estados (FSM) y la subsiguiente creación de una señal de reloj
Palabras clave: Verilog , Simulación , FSM
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=8d4bb880-20b8-11e6-acdb-7ff9538171bf
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Básicamente la visualización del mismo
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Dificultad media
Nivel de interactividad: Bajo
Densidad semántica: Medio
Tiempo típico: 06 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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