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Simulación completa de una máquina de estados

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Simulación completa de una máquina de estados

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Gadea Gironés, R. (2017). Simulación completa de una máquina de estados. http://hdl.handle.net/10251/81335.

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Metadatos del ítem

Título: Simulación completa de una máquina de estados
Autor:
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Vamos a ver de manera conjunta la creación de estímulos y la observación de resultados de un diseño HDL mediante un banco de pruebas también realizado en HDL
Palabras clave: verilog FSM simulación
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=c8527480-34c8-11e7-8aa7-5b2740a8fd5f
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Visualización del video
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 14 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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