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Estudio de concurrencia en Verilog

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Estudio de concurrencia en Verilog

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Gadea Gironés, R. (2017). Estudio de concurrencia en Verilog. http://hdl.handle.net/10251/81477

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Title: Estudio de concurrencia en Verilog
Author: Gadea Gironés, Rafael
UPV Unit: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Issued date:
Abstract:
Analizar la característica de concurrencia en el lenguaje Verilog. Aplicar varias técnicas para controlar el flujo de ejecución
Subjects: Verilog concurrencia
UNESCO code: 3307 - Tecnología electrónica
Copyrigths: Reconocimiento (by)
Publisher:
Universitat Politècnica de València
Type: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=8e93fe90-361b-11e7-8aa7-5b2740a8fd5f
Learning Resource Type: Screencast
Educational description: Visualización del vídeo
Intended End User Role: Alumno
Context: Primer ciclo
Difficulty: Fácil
Interactivity Level: Bajo
Semantic Density: Bajo
Typical Learning Time: 15 minutos
Educational language: Español
Access rigths: PUBLICO

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