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Estudio de concurrencia en Verilog

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Estudio de concurrencia en Verilog

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Gadea Gironés, R. (2017). Estudio de concurrencia en Verilog. http://hdl.handle.net/10251/81477.

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Metadatos del ítem

Título: Estudio de concurrencia en Verilog
Autor:
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Analizar la característica de concurrencia en el lenguaje Verilog. Aplicar varias técnicas para controlar el flujo de ejecución
Palabras clave: Verilog concurrencia
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=8e93fe90-361b-11e7-8aa7-5b2740a8fd5f
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Visualización del vídeo
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 15 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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