Development of test means for electronic equipment on board satellites

Abstract

[ES] El objetivo de este proyecto de I+D es explorar las diferentes interfaces de red que presenta la serie Xilinx FPGA Versal AI Core VCK190, con el fin de implementar un enlace de 100 Gbps entre la FPGA y un PC donde se haya instalado una tarjeta de red inicial. Para implementar este enlace, se utilizará un diseño de referencia proporcionado por Xilinx como punto de partida. Este diseño de referencia utiliza el IP de Control de Acceso a Medios de Tasa Múltiple sobre un núcleo Linux, que implementa un punto de red en la interfaz FPGA GTY (específicamente, la interfaz QSFP (Quad Small Form-factor Pluggable) en el Kit de Evaluación Versal y un transceptor óptico adecuado). Para obtener un diseño funcional, será necesario comprender en profundidad el hardware de la FPGA y los IPs instanciados, así como los diferentes dominios de reloj e interfaces entre los módulos. En cuanto al punto de enlace con el PC, se revisarán los parámetros relativos al enlace objetivo para cumplir con los requisitos y se analizará la compatibilidad de cada elemento involucrado en la configuración. El objetivo base implica construir un proyecto Petalinux que contenga el bitstream para programar la FPGA, un núcleo Linux y capas de software como los controladores de Ethernet para gestionar las transferencias de datos. Sin embargo, se explorarán alternativas como un escenario bare metal debido a las limitaciones tecnológicas relacionadas con las tasas de datos de 100 Gbps. La implementación exitosa de este enlace proporcionará una solución de alta velocidad que podría utilizarse en múltiples escenarios que requieran esta característica por parte del equipo de AIV (validación) de la empresa Airbus Defence & Space. Esta solución permitirá interconectar equipos múltiples que necesiten ser probados y validados por el resto del equipo en el lugar donde se realizan las prácticas

[EN] The objective of this R&D project is to explore the different network interfaces that the Xilinx FPGA Versal AI Core Series VCK190 presents with the aim to implement a 100 Gbps link between the FPGA and a PC where an initial Network Interface Card has been installed. To implement this link, a reference design provided by Xilinx will be used as a starting point. This reference design uses the Multi Rate Media Access Control IP over a Linux kernel, which implements a network point on the GTY FPGA interface (specifically, the QSFP (Quad Small Form-factor Pluggable) interface on Versal Evaluation Kit and a suitable optical transceiver). In order to obtain a functional design, a deep comprehension of the hardware on the FPGA and the instantiated IPs will be needed, as well as the different clocking domains and interfaces between the modules. Regarding the PC link point, the parameters concerning the targeted link will be revised in order to match the requirements and the compatibility of every element playing a role on the setup will be analyzed. The baseline target implies building a Petalinux project that contains the bitstream to program the FPGA, a Linux kernel and software layers as ethernet drivers to manage data transfers. However, alternatives such a bare metal scenario will be explored due to technological limitations concerning 100 Gbps data rates. The successful implementation of this link will provide a high-rate solution that could be used on multiple scenarios requiring this feature by the AIV (validation) team in the company Airbus Defence & Space. This solution will allow to interface multiple equipment that need to be tested and validated by the rest of the team where the internship takes place.