Estructura de una logic cell
| dc.contributor.affiliation | Departamento de Ingeniería Electrónica | |
| dc.contributor.affiliation | Escuela Técnica Superior de Ingeniería de Telecomunicación | |
| dc.contributor.affiliation | Instituto de Instrumentación para Imagen Molecular | |
| dc.contributor.author | Gadea Gironés, Rafael | |
| dc.date.accessioned | 2015-03-09T07:59:29Z | |
| dc.date.available | 2015-03-09T07:59:29Z | |
| dc.date.issued | 2015-03-09 | |
| dc.description.abstract | En este objeto puede verse la estructura de un célula lógica de un dispositivo programable, así como dicha célula es configurada a partir de un código Verilog sencillo de un generador de paridad. Este objeto también demuestra como puede modificarse esta configuración desde HDL con la herramienta de edición de recursos lógicos disponible en el entorno de diseño | es_ES |
| dc.description.bibliographicCitation | Gadea Gironés, R. (2015). Estructura de una logic cell. https://riunet.upv.es/handle/10251/47857 | es_ES |
| dc.description.uri | https://media.upv.es/player/?id=880ab758-9d38-416d-b066-31cb48072c65 | es_ES |
| dc.identifier.uri | https://riunet.upv.es/handle/10251/47857 | |
| dc.language | Español | es_ES |
| dc.lom.context | Primer ciclo | es_ES |
| dc.lom.difficulty | Fácil | es_ES |
| dc.lom.educationalDescription | Es un vídeo que deberá repetir su visualización tantas veces sea necesario para la asimilación del contenido | es_ES |
| dc.lom.educationalLanguage | Español | es_ES |
| dc.lom.intendedEndUserRole | Alumno | es_ES |
| dc.lom.interactivityLevel | Muy bajo | es_ES |
| dc.lom.learningResourceType | Screencast | es_ES |
| dc.lom.semanticDensity | Muy bajo | es_ES |
| dc.lom.typicalLearningTime | 15 minutos | es_ES |
| dc.publisher | Universitat Politècnica de València | es_ES |
| dc.rights | Reserva de todos los derechos | es_ES |
| dc.rights.accessRights | Abierto | es_ES |
| dc.subject | Verilog | es_ES |
| dc.subject | Electrónica digital | es_ES |
| dc.subject | FPGA | es_ES |
| dc.subject.classification | TECNOLOGIA ELECTRONICA | es_ES |
| dc.title | Estructura de una logic cell | es_ES |
| dc.type | Objeto de aprendizaje | es_ES |
| dc.upv.ambito | PUBLICO | es_ES |
| dc.upv.convocatoriaDocenciaRed | 2014-2015 | es_ES |
| dspace.entity.type | Publication | |
| person.identifier | 2622 | |
| person.identifier.orcid | 0000-0003-2857-8667 | |
| relation.isAuthorOfPublication | 54cd8707-1790-4b23-a0cb-67707e666495 | |
| relation.isAuthorOfPublication.latestForDiscovery | 54cd8707-1790-4b23-a0cb-67707e666495 | |
| relation.isOrgUnitOfPublication | a3ca7df3-e467-4f69-b673-79a5d6241220 | |
| relation.isOrgUnitOfPublication | aa6a0db9-4584-45eb-b7e3-73606ac49444 | |
| relation.isOrgUnitOfPublication | 2a147664-9b3c-4f73-8ea8-aefbad2ed456 | |
| relation.isOrgUnitOfPublication.latestForDiscovery | a3ca7df3-e467-4f69-b673-79a5d6241220 | |
| upv.uuid | 746ca2f7-7aba-4bf5-a330-358bbdf5ce0c | es_ES |
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