Design and Implementation of Clock and Reset Circuits for a Commercial ASIC and Synchronization Schemes

Abstract

[EN] In the early days of integrated circuit manufacturing, the subsystem dedicated to digital processing relied on a single clock and reset source for the entire design. Today's demand for efficiency, versatility, performance, and area optimization in ASICs has led to increased design complexity, requiring the inclusion of multiple clock and reset domains. Domain crossings, such as CDC (Clock Domain Crossing) and RDC (Reset Domain Crossing), if not properly handled in the design, drastically increase the risk of system failure, potentially rendering it unusable. This project proposes the design of digital clock and reset generation and distribution circuits based on operational, power, and speed requirements for a commercial ASIC. The design will also aim to minimize the number of clock and reset domain crossings, improving both the area and the reliability of the final product. Signoff tools (SpyGlass) will be used to verify that the domain crossings are structurally synchronized, in addition to collaborating with the verification team to include assertions that check dynamic behavior.

[ES] En los inicios de la fabricación de circuitos integrados, el subsistema dedicado al procesamiento digital hacía uso únicamente de una fuente de reloj y reset para todo el diseño. La demanda actual de eficiencia, versatilidad, rendimiento y optimización del espacio en los ASICs ha supuesto un incremento en la complejidad de los diseños, lo que ha requerido incluir múltiples dominios de reloj y reset. Los cruces de dominio, CDC (Clock Domain Crossing), y RDC, (Reset Domain Crossing), en caso de no estar correctamente ejecutados en el diseño, aumentan la probabilidad de fallo del sistema drásticamente, pudiendo dejarlo inutilizable. En este proyecto se propone la realicación del diseño de los circuitos digitales de generación y distribución de reloj y de reset en base a los requerimientos de funcionamiento, consumo y velocidad para un ASIC comercial. A su vez, en este diseño tendrá en cuenta la minimización del número de cruces de dominios de reloj y reset, lo que mejora el área y la fiabilidad del producto final. Se hará uso de herramientas de signoff (Spyglass) para validar que los cruces del diseño han sido correctamente sincronizados a nivel estructural, además de la colaboración con el equipo de verificación para incluir aserciones que comprueben el comportamiento dinámico.