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Desarrollo de un generador de patrones y analizador lógico basado en FPGA

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Desarrollo de un generador de patrones y analizador lógico basado en FPGA

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Compadre Ochando, J. (2019). Desarrollo de un generador de patrones y analizador lógico basado en FPGA. http://hdl.handle.net/10251/127833

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Title: Desarrollo de un generador de patrones y analizador lógico basado en FPGA
Author: Compadre Ochando, Juan
Director(s): Gadea Gironés, Rafael Monzó Ferrer, José María Martínez Lerín, David
UPV Unit: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Read date / Event date:
2019-09-18
Issued date:
Abstract:
[ES] En la evaluación de distintos chips es necesario generar patrones en sus señales de entrada y comprobar que las de salida sean correctas. Estos patrones deben cubrir todas las posibilidades del chip para asegurar su ...[+]


[EN] In the evaluation of different chips it is necessary to generate patterns in their input signals and check that the output signals are correct. These patterns must cover all the possibilities of the chip to ensure its ...[+]
Subjects: Generador de patrones , FPGA , Xilinx , Zynq , Evaluación , Python , Pattern generator , Evaluation
Copyrigths: Reserva de todos los derechos
Publisher:
Universitat Politècnica de València
degree: Máster Universitario en Ingeniería de Telecomunicación-Màster Universitari en Enginyeria de Telecomunicació
Type: Tesis de máster

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