- -

Design and implementation of a parameterized Out-of-Order RISC-V processor with a new toolflow

RiuNet: Institutional repository of the Polithecnic University of Valencia

Share/Send to

Cited by

Statistics

Design and implementation of a parameterized Out-of-Order RISC-V processor with a new toolflow

Show full item record

Tamarit Camarero, CC. (2020). Design and implementation of a parameterized Out-of-Order RISC-V processor with a new toolflow. http://hdl.handle.net/10251/150816

Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10251/150816

Files in this item

Item Metadata

Title: Design and implementation of a parameterized Out-of-Order RISC-V processor with a new toolflow
Author: Tamarit Camarero, Cecilio César
Director(s): Flich Cardo, José López Rodríguez, Pedro Juan
UPV Unit: Universitat Politècnica de València. Departamento de Informática de Sistemas y Computadores - Departament d'Informàtica de Sistemes i Computadors
Read date / Event date:
2020-09-11
Issued date:
Abstract:
[ES] Dada la actual necesidad de innovación a nivel arquitectural, es necesario contar con herramientas y metodologías eficientes para validar y evaluar nuevos diseños. En el ámbito de este TFM se ha diseñado e implementado ...[+]


[EN] Given the dire need for architectural innovation, efficient tools and methodologies are required to validate, test, and evaluate new designs. For this Master's Thesis we designed and implemented a fully parameterized ...[+]


[CA] Amb l’actual necessitat d’innovació a nivell arquitectural, és necessari comptar amb ferramentes i metodologies eficients per a validar i avaluar nous dissenys. En l’àmbit d’este TFM s’ha dissenyat i implementat un ...[+]
Subjects: Riscv , Risc-V , Núcleo , Core , Procesador , Fuera de orden , Implementación , Simulación , Síntesi , Diseño hardware , Arquitectura de computadores , FPGA , Processor , Out-of-order , Synthesis , Design , Computer architecture , Processador , Implementació , Simulació , Disseny hardware , Arquitectura de computadors
Copyrigths: Cerrado
Publisher:
Universitat Politècnica de València
degree: Máster Universitario en Ingeniería de Computadores y Redes-Màster Universitari en Enginyeria de Computadors i Xarxes
Type: Tesis de máster

This item appears in the following Collection(s)

Show full item record