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Design and implementation of a parameterized Out-of-Order RISC-V processor with a new toolflow

RiuNet: Institutional repository of the Polithecnic University of Valencia

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Design and implementation of a parameterized Out-of-Order RISC-V processor with a new toolflow

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dc.contributor.advisor Flich Cardo, José es_ES
dc.contributor.advisor López Rodríguez, Pedro Juan es_ES
dc.contributor.author Tamarit Camarero, Cecilio César es_ES
dc.date.accessioned 2020-09-28T11:12:12Z
dc.date.available 2020-09-28T11:12:12Z
dc.date.created 2020-09-11
dc.date.issued 2020-09-28 es_ES
dc.identifier.uri http://hdl.handle.net/10251/150816
dc.description.abstract [ES] Dada la actual necesidad de innovación a nivel arquitectural, es necesario contar con herramientas y metodologías eficientes para validar y evaluar nuevos diseños. En el ámbito de este TFM se ha diseñado e implementado un procesador RISC-V totalmente parametrizado en un intervalo de tiempo muy reducido. Esto se ha logrado incorporando y desarrollando a lo largo del flujo de trabajo herramientas que han facilitado este proceso, combinando la simplicidad y eficiencia de la simulación con la precisión y utilidad de contar con una implementación hardware. El procesador en sí soporta la ejecución fuera de orden (mediante renombrado de registros explícito y colas de issue), decodificación/lanzamiento/commit superescalar de ancho variable, y genericidad en la mayoría de las estructuras de datos. En cuanto al juego de instrucciones, soporta las principales del ISA RISC-V y varias de sus extensiones. La implementación ha sido validada ejecutando programas de ejemplo sobre múltiples configuraciones. El código se ha planteado para que sea flexible y de fácil expansión: siguiendo nuestra metodología y con las herramientas desarrolladas, futuros proyectos de investigación que consistan en la modificación de una arquitectura podrán ser validados e implementados rápidamente, incluso en un entorno que, al igual que muchos grupos de investigación, esté formado por gente con bases y conocimientos distintos. En esa línea, este trabajo ya ha allanado el terreno para experimentar con ideas más innovadoras, y se proporciona un ejemplo de esto: el desarrollo de una extensión sobre nuestro núcleo que añade funcionalidades propias de un sistólico. es_ES
dc.description.abstract [EN] Given the dire need for architectural innovation, efficient tools and methodologies are required to validate, test, and evaluate new designs. For this Master's Thesis we designed and implemented a fully parameterized RISC-V core in a very restricted timeframe. We achieved this by means of a toolflow that combines the simplicity and efficiency of simulation with the accuracy and general usefulness of an actual hardware implementation. The core itself supports Out-of-Order execution (by means of explicit register renaming and Issue Queues), superscalar instruction decode/issue/commit with variable width, and most of its data structures are generic. As for the instruction set, it can handle the main instructions of the base RISC-V ISA and several of its extensions. Its correctness has been validated with sample programs running on multiple configurations. The code has been engineered with flexibility and expandability in mind: aided by the rest of said toolflow, future research that involves modifying the architecture can be validated and implemented as soon as possible, even in an environment that, as many research groups, is formed by people of many different backgrounds. In that regard, it has already laid the groundwork to test more innovative ideas, and an example of this is provided in the form of a systolic extension to our base core. es_ES
dc.description.abstract [CA] Amb l’actual necessitat d’innovació a nivell arquitectural, és necessari comptar amb ferramentes i metodologies eficients per a validar i avaluar nous dissenys. En l’àmbit d’este TFM s’ha dissenyat i implementat un processador RISC-V totalment parametritzat en un interval de temps molt reduït. Açò s’ha aconseguit incorporant i desenvolupant al llarg del flux de treball ferramentes que han facilitat este procés, combinant la simplicitat i eficiència de la simulació amb la precisió i utilitat de comptar amb una implementació hardware. El processador en si suporta l’execució fora d’orde (amb register renaming explícit i cues d’issue) , decodificaci ó/llançament/commit superescalar d’ample variable, i genericitat en la majoria de les estructures de dades. Quant al joc d’instruccions, suporta les principals de l’ISA RISC-V i diverses de les seues extensions. La implementació ha sigut validada executant programes d’exemple sobre múltiples configuracions. El codi s’ha plantejat perquè siga flexible i de fàcil expansió: seguint la nostra metodologia i amb les ferramentes desenvolupades, futurs projectes d’investigació que consistisquen en la modificació d’una arquitectura podran ser validats i implementats ràpidament, inclús en un entorn que, igual que molts grups d’investigació, estiga format per gent amb bases i coneixements distints. En eixa línia, este treball ja ha aplanat el terreny per a experimentar amb idees més innovadores, i es proporciona un exemple d’açò: el desenvolupament d’una extensió sobre el nostre nucli que afig funcionalitats pròpies d’un sistólic. es_ES
dc.format.extent 85 es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject Riscv es_ES
dc.subject Risc-V es_ES
dc.subject Núcleo es_ES
dc.subject Core es_ES
dc.subject Procesador es_ES
dc.subject Fuera de orden es_ES
dc.subject Implementación es_ES
dc.subject Simulación es_ES
dc.subject Síntesi es_ES
dc.subject Diseño hardware es_ES
dc.subject Arquitectura de computadores es_ES
dc.subject FPGA es_ES
dc.subject Processor es_ES
dc.subject Out-of-order es_ES
dc.subject Synthesis es_ES
dc.subject Design es_ES
dc.subject Computer architecture es_ES
dc.subject Processador es_ES
dc.subject Implementació es_ES
dc.subject Simulació es_ES
dc.subject Disseny hardware es_ES
dc.subject Arquitectura de computadors es_ES
dc.subject.classification ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES es_ES
dc.subject.other Máster Universitario en Ingeniería de Computadores y Redes-Màster Universitari en Enginyeria de Computadors i Xarxes es_ES
dc.title Design and implementation of a parameterized Out-of-Order RISC-V processor with a new toolflow es_ES
dc.type Tesis de máster es_ES
dc.rights.accessRights Cerrado es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Informática de Sistemas y Computadores - Departament d'Informàtica de Sistemes i Computadors es_ES
dc.description.bibliographicCitation Tamarit Camarero, CC. (2020). Design and implementation of a parameterized Out-of-Order RISC-V processor with a new toolflow. http://hdl.handle.net/10251/150816 es_ES
dc.description.accrualMethod TFGM es_ES
dc.relation.pasarela TFGM\127672 es_ES


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