Diseño de un preamplificador para un front end de SiPM

Abstract

[ES] El objetivo final de éste TFM consiste en realizar un diseño de test de un front end integrado para grandes arrays de SiPM. Como una primera aproximación se implementará el front end de un sólo canal en una tecnología típica (0.35um) para evaluar el diseño y localizar los puntos críticos de la cadena de señal analógica. En paralelo se evaluarán las topologías de TDC (Convertidore de tiempo a digital) así como los convertidores analógico digitales multicanal para proponer una combinación TDC+ADC que sea capaz de generar los valores de marca de tiempos y carga digitales asociados a cada evento detectado. El TFM tendrá tres fases: 1) Diseño e implementación de un preamplificador para front end integrado de SiPM en una tecnología de 0.35um. El preamplificador proporcionará dos salidas de corriente que alimentarán la rama de tiempos (optimizada para señales rápidas) y la rama de carga (optimizada para la integración de carga). El canal del front end integrado debe tener resolución de un fotoelectrón (50 fC) y un rango dinámico superior a 1000 fotoelectrones. 2) Diseño de un integrador de carga con señal de inicio de integración y ventana de integración configurable (125 ns / 250 ns / 500 ns]. El tiempo de descarga deberá ser inferior al 10% del tiempo de integración maś corto. 3) Diseño de un memoria analógica de 8 positiones para almacenar la integración de eventos previos. La memoria debería tener la estructura de una FIFO con señales de estado y protocolos de lectura y escritura.

[EN] The final goal of these master thesis proposals aims at carrying out a test design of an integrated front end for large arrays of SiPM. As a first approach, a single front end channel will be implemented in a 0.35um technology node to check for the feasibility of this design and locate the key points of the analog signal chain. In a parallel thread, a survey on Time to Digital Converter (TDC) topologies as well as multichannel Analog to Digital Converters will be done in order to propose an optimal set of TDC + ADC elements which will translate front end channels outputs to timestamp and charge digital data. The Master Thesis will cover three phases: 1) Design and implementation of an input Preamplifier for the integrated SiPM front end using a 0.35um technology kit. The Preamplifier will provide two different current outputs which will feed the Time Branch (optimized for fast signals) and the Charge Branch (optimized for charge integration). The integrated front end channel must have single photoelectron (50 fC) resolution capability and a high dynamic range (over 1000 pe). 2)Design of a charge gated integrator with integration start threshold control and configurable integrating window [125 ns / 250 ns / 500 ns]. Discharge operation time should be below 10% of the shortest integrating window. 3)Design of an 8 cell analog memory to store previous integrator results. The memory behavior should follow a FIFO model with status flags and read/write protocols.