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Verificación de diseños remotamente

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Verificación de diseños remotamente

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Gadea Gironés, R. (2021). Verificación de diseños remotamente. http://hdl.handle.net/10251/166625

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Metadatos del ítem

Título: Verificación de diseños remotamente
Autor: Gadea Gironés, Rafael
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Utilización del hardware de los laboratorios remotamente
Palabras clave: Field-programmable gate array (FPGA) , Verificación remota , Verificación hardware , Verilog , FPGA , Acceso remoto
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://polimedia.upv.es/visor/?id=c8eeec00-59a1-11eb-9936-0164361c3804
Tipo de recurso educativo: Screencast
Descripción acerca del uso: simple visualización
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 08 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

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