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Verificación de diseños remotamente

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Verificación de diseños remotamente

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dc.contributor.author Gadea Gironés, Rafael es_ES
dc.date.accessioned 2021-05-21T11:50:01Z
dc.date.available 2021-05-21T11:50:01Z
dc.date.issued 2021-05-21T11:50:01Z
dc.identifier.uri http://hdl.handle.net/10251/166625
dc.description.abstract Utilización del hardware de los laboratorios remotamente es_ES
dc.description.uri https://polimedia.upv.es/visor/?id=c8eeec00-59a1-11eb-9936-0164361c3804 es_ES
dc.language Español es_ES
dc.rights Reconocimiento (by) es_ES
dc.subject Field-programmable gate array (FPGA) es_ES
dc.subject Verificación remota es_ES
dc.subject Verificación hardware es_ES
dc.subject Verilog es_ES
dc.subject FPGA es_ES
dc.subject Acceso remoto es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.title Verificación de diseños remotamente es_ES
dc.type Objeto de aprendizaje es_ES
dc.lom.learningResourceType Screencast es_ES
dc.lom.interactivityLevel Bajo es_ES
dc.lom.semanticDensity Bajo es_ES
dc.lom.intendedEndUserRole Alumno es_ES
dc.lom.context Primer ciclo es_ES
dc.lom.difficulty Fácil es_ES
dc.lom.typicalLearningTime 08 minutos es_ES
dc.lom.educationalDescription simple visualización es_ES
dc.lom.educationalLanguage Español es_ES
dc.upv.convocatoriaDocenciaRed 2020-2021 es_ES
dc.upv.ambito PUBLICO es_ES
dc.subject.unesco 3307 - Tecnología electrónica es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.description.bibliographicCitation Gadea Gironés, R. (2021). Verificación de diseños remotamente. http://hdl.handle.net/10251/166625 es_ES
dc.description.accrualMethod DER es_ES
dc.relation.pasarela DER\31259 es_ES


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