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FSM estilo de un proceso

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FSM estilo de un proceso

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Gadea Gironés, R. (2021). FSM estilo de un proceso. http://hdl.handle.net/10251/167435

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Item Metadata

Title: FSM estilo de un proceso
Author: Gadea Gironés, Rafael
UPV Unit: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Issued date:
Abstract:
Descripción de FSM en Verilog mediante un solo proceso
Subjects: FSM , Verilog , Máquinas de estado finito (FSM)
UNESCO code: 3307 - Tecnología electrónica
Copyrigths: Reconocimiento (by)
Type: Objeto de aprendizaje
URL: https://polimedia.upv.es/visor/?id=af9ac480-bef6-11eb-a2dc-25bae68df3bf
Learning Resource Type: Screencast
Educational description: Simple visualización
Intended End User Role: Alumno
Context: Primer ciclo
Difficulty: Fácil
Interactivity Level: Bajo
Semantic Density: Bajo
Typical Learning Time: 10 minutos
Educational language: Español
Access rigths: PUBLICO

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