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FSM estilo de un proceso

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FSM estilo de un proceso

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Gadea Gironés, R. (2021). FSM estilo de un proceso. http://hdl.handle.net/10251/167435

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Metadatos del ítem

Título: FSM estilo de un proceso
Autor: Gadea Gironés, Rafael
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Descripción de FSM en Verilog mediante un solo proceso
Palabras clave: FSM , Verilog , Máquinas de estado finito (FSM)
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://polimedia.upv.es/visor/?id=af9ac480-bef6-11eb-a2dc-25bae68df3bf
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Simple visualización
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 10 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

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