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dc.contributor.author | Gadea Gironés, Rafael | es_ES |
dc.date.accessioned | 2021-06-07T12:12:46Z | |
dc.date.available | 2021-06-07T12:12:46Z | |
dc.date.issued | 2021-06-07T12:12:46Z | |
dc.identifier.uri | http://hdl.handle.net/10251/167435 | |
dc.description.abstract | Descripción de FSM en Verilog mediante un solo proceso | es_ES |
dc.description.uri | https://polimedia.upv.es/visor/?id=af9ac480-bef6-11eb-a2dc-25bae68df3bf | es_ES |
dc.language | Español | es_ES |
dc.rights | Reconocimiento (by) | es_ES |
dc.subject | FSM | es_ES |
dc.subject | Verilog | es_ES |
dc.subject | Máquinas de estado finito (FSM) | es_ES |
dc.subject.classification | TECNOLOGIA ELECTRONICA | es_ES |
dc.title | FSM estilo de un proceso | es_ES |
dc.type | Objeto de aprendizaje | es_ES |
dc.lom.learningResourceType | Screencast | es_ES |
dc.lom.interactivityLevel | Bajo | es_ES |
dc.lom.semanticDensity | Bajo | es_ES |
dc.lom.intendedEndUserRole | Alumno | es_ES |
dc.lom.context | Primer ciclo | es_ES |
dc.lom.difficulty | Fácil | es_ES |
dc.lom.typicalLearningTime | 10 minutos | es_ES |
dc.lom.educationalDescription | Simple visualización | es_ES |
dc.lom.educationalLanguage | Español | es_ES |
dc.upv.convocatoriaDocenciaRed | 2020-2021 | es_ES |
dc.upv.ambito | PUBLICO | es_ES |
dc.subject.unesco | 3307 - Tecnología electrónica | es_ES |
dc.rights.accessRights | Abierto | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica | es_ES |
dc.description.bibliographicCitation | Gadea Gironés, R. (2021). FSM estilo de un proceso. http://hdl.handle.net/10251/167435 | es_ES |
dc.description.accrualMethod | DER | es_ES |
dc.relation.pasarela | DER\33479 | es_ES |