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HLS: Estructura de código de diseño y verificación

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HLS: Estructura de código de diseño y verificación

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dc.contributor.author Gadea Gironés, Rafael es_ES
dc.date.accessioned 2022-02-15T10:33:35Z
dc.date.available 2022-02-15T10:33:35Z
dc.date.issued 2022-02-15T10:33:35Z
dc.identifier.uri http://hdl.handle.net/10251/180845
dc.description.abstract Generar hardware desde c++ es una tendencia de futuro que cada vez está más avanzada. Presentamos un cómo hacerlo y verificarlo fácilmente con HLS de Intel es_ES
dc.description.uri https://polimedia.upv.es/visor/?id=f83d0200-8a4f-11ec-bb6e-aff2fb441308 es_ES
dc.language Español es_ES
dc.rights Reconocimiento (by) es_ES
dc.subject High Level Synthesis (HLS) es_ES
dc.subject Diseño de hardware es_ES
dc.subject Verificación de hardware es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.title HLS: Estructura de código de diseño y verificación es_ES
dc.type Objeto de aprendizaje es_ES
dc.lom.learningResourceType Screencast es_ES
dc.lom.interactivityLevel Bajo es_ES
dc.lom.semanticDensity Bajo es_ES
dc.lom.intendedEndUserRole Alumno es_ES
dc.lom.context Postgrado es_ES
dc.lom.difficulty Fácil es_ES
dc.lom.typicalLearningTime 10 minutos es_ES
dc.lom.educationalDescription Simple visualización es_ES
dc.lom.educationalLanguage Español es_ES
dc.upv.convocatoriaDocenciaRed 2021-2022 es_ES
dc.upv.ambito PUBLICO es_ES
dc.subject.unesco 3307 - Tecnología electrónica es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.description.bibliographicCitation Gadea Gironés, R. (2022). HLS: Estructura de código de diseño y verificación. http://hdl.handle.net/10251/180845 es_ES
dc.description.accrualMethod DER es_ES
dc.relation.pasarela DER\34150 es_ES


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