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Automatización mediante VUNIT de la verificación de microprocesadores RISC-V descritos en HDL.

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Automatización mediante VUNIT de la verificación de microprocesadores RISC-V descritos en HDL.

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dc.contributor.advisor Gadea Gironés, Rafael es_ES
dc.contributor.advisor Monzó Ferrer, José María es_ES
dc.contributor.author Sánchez Alfaro, Marc es_ES
dc.date.accessioned 2022-10-15T07:09:36Z
dc.date.available 2022-10-15T07:09:36Z
dc.date.created 2022-09-20 es_ES
dc.date.issued 2022-10-15 es_ES
dc.identifier.uri http://hdl.handle.net/10251/187901
dc.description.abstract [ES] El presente TFG busca desarrollar un banco de pruebas mediante un entorno o gestor Python denominado VUNIT que permita automatizar la verificación de un microprocesador RISC-V descrito en HDL que cumpla un juego de instrucciones determinado Tanto en soluciones ¿single cycle¿ como segmentadas. RISCV es una arquitectura de conjunto de instrucciones (ISA) abierta desarrollada inicialmente en la Universidad de California, Berckley. Esta arquitectura es fácilmente adaptable a distintas aplicaciones. Al ser una ISA abierta y adaptable, en los últimos años ha adquirido mucha importancia dando lugar a múltiples microprocesadores que la implementan. VUnit es un entorno de prueba unitario de código abierto para VHDL / SystemVerilog publicado bajo los términos de la licencia pública de Mozilla, v. 2.0. Cuenta con la funcionalidad necesaria para realizar pruebas continuas y automatizadas de su código HDL. VUnit no reemplaza, sino que complementa las metodologías de prueba tradicionales al admitir un enfoque de "prueba temprana y frecuente" a través de la automatización. La metodología tradicional que pretendemos complementar es la Semi-Formal Verification - Assertion Por tanto, el objetivo principal del presente TFG es desarrollar un banco de pruebas versátil y autónomo, haciendo uso de VUNIT, para verificar implementaciones sencillas de microprocesadores RISCV. Este banco de pruebas será configurable indicándole que subconjunto de instrucciones se desea verificar. Como salida deberá generar un informe indicando los resultados de la validación. En la asignatura de Integración de Sistemas Digitales del Grado de Ingeniería de Tecnologías y Servicios de Telecomunicación los alumnos desarrollan distintas implementaciones hardware de RISCV. Estos sistemas desarrollados serán usados como diseños a verificar por el banco de pruebas. Estos diseños de referencia ayudarán al desarrollo y validación del banco de pruebas. Así pues, el presente trabajo tendrá como segundo objetivo desarrollar un sistema de validación de RISCV que podrá ser usado en la asignatura permitiendo tanto a los alumnos como a los docentes verificar sus implementaciones RISCV. es_ES
dc.format.extent 52 es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject HDL es_ES
dc.subject Verificación es_ES
dc.subject VUNIT es_ES
dc.subject RISC-V es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.subject.other Grado en Ingeniería de Tecnologías y Servicios de Telecomunicación-Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació es_ES
dc.title Automatización mediante VUNIT de la verificación de microprocesadores RISC-V descritos en HDL. es_ES
dc.title.alternative Automation by VUNIT of the verification of RISC-V microprocessors described in HDL. es_ES
dc.title.alternative Automatització mitjançant VUNIT de la verificació de microprocessadors RISC-V descrits en HDL. es_ES
dc.type Proyecto/Trabajo fin de carrera/grado es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.description.bibliographicCitation Sánchez Alfaro, M. (2022). Automatización mediante VUNIT de la verificación de microprocesadores RISC-V descritos en HDL. Universitat Politècnica de València. http://hdl.handle.net/10251/187901 es_ES
dc.description.accrualMethod TFGM es_ES
dc.relation.pasarela TFGM\146999 es_ES


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