Automatización mediante VUNIT de la verificación de microprocesadores RISC-V descritos en HDL.

Abstract

[ES] El presente TFG busca desarrollar un banco de pruebas mediante un entorno o gestor Python denominado VUNIT que permita automatizar la verificación de un microprocesador RISC-V descrito en HDL que cumpla un juego de instrucciones determinado Tanto en soluciones ¿single cycle¿ como segmentadas. RISCV es una arquitectura de conjunto de instrucciones (ISA) abierta desarrollada inicialmente en la Universidad de California, Berckley. Esta arquitectura es fácilmente adaptable a distintas aplicaciones. Al ser una ISA abierta y adaptable, en los últimos años ha adquirido mucha importancia dando lugar a múltiples microprocesadores que la implementan. VUnit es un entorno de prueba unitario de código abierto para VHDL / SystemVerilog publicado bajo los términos de la licencia pública de Mozilla, v. 2.0. Cuenta con la funcionalidad necesaria para realizar pruebas continuas y automatizadas de su código HDL. VUnit no reemplaza, sino que complementa las metodologías de prueba tradicionales al admitir un enfoque de "prueba temprana y frecuente" a través de la automatización. La metodología tradicional que pretendemos complementar es la Semi-Formal Verification - Assertion Por tanto, el objetivo principal del presente TFG es desarrollar un banco de pruebas versátil y autónomo, haciendo uso de VUNIT, para verificar implementaciones sencillas de microprocesadores RISCV. Este banco de pruebas será configurable indicándole que subconjunto de instrucciones se desea verificar. Como salida deberá generar un informe indicando los resultados de la validación. En la asignatura de Integración de Sistemas Digitales del Grado de Ingeniería de Tecnologías y Servicios de Telecomunicación los alumnos desarrollan distintas implementaciones hardware de RISCV. Estos sistemas desarrollados serán usados como diseños a verificar por el banco de pruebas. Estos diseños de referencia ayudarán al desarrollo y validación del banco de pruebas. Así pues, el presente trabajo tendrá como segundo objetivo desarrollar un sistema de validación de RISCV que podrá ser usado en la asignatura permitiendo tanto a los alumnos como a los docentes verificar sus implementaciones RISCV.