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Diseño de Funciones con HDL: Tablas VHDL

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Diseño de Funciones con HDL: Tablas VHDL

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dc.contributor.author Gadea Gironés, Rafael es_ES
dc.date.accessioned 2023-06-06T09:35:57Z
dc.date.available 2023-06-06T09:35:57Z
dc.date.issued 2023-06-06T09:35:57Z
dc.identifier.uri http://hdl.handle.net/10251/193889
dc.description.abstract Realización mediante de funciones en VHDL mediante tablas es_ES
dc.description.uri https://polimedia.upv.es/visor/?id=0d9ee1d0-d86b-11ed-98a2-2181e0407ace es_ES
dc.language Español es_ES
dc.rights Reconocimiento (by) es_ES
dc.subject Diseño de funciones es_ES
dc.subject High Level Synthesis (HLS) es_ES
dc.subject VHDL es_ES
dc.subject Verilog es_ES
dc.subject Read-only memory (ROM) es_ES
dc.title Diseño de Funciones con HDL: Tablas VHDL es_ES
dc.type Objeto de aprendizaje es_ES
dc.lom.learningResourceType Screencast es_ES
dc.lom.interactivityLevel Bajo es_ES
dc.lom.semanticDensity Bajo es_ES
dc.lom.intendedEndUserRole Alumno es_ES
dc.lom.context Ciclo superior es_ES
dc.lom.difficulty Dificultad media es_ES
dc.lom.typicalLearningTime 10 minutos es_ES
dc.lom.educationalDescription visualizar el vídeo es_ES
dc.lom.educationalLanguage Español es_ES
dc.upv.convocatoriaDocenciaRed 2022-2023 es_ES
dc.upv.ambito PUBLICO es_ES
dc.subject.unesco 3306 - Ingeniería y tecnología eléctrica es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.description.bibliographicCitation Gadea Gironés, R. (2023). Diseño de Funciones con HDL: Tablas VHDL. http://hdl.handle.net/10251/193889 es_ES
dc.description.accrualMethod DER es_ES
dc.relation.pasarela DER\35974 es_ES


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