- -

Design of a test bench for the verification of an interface that implements the AXI protocol using the UVM methodology.

RiuNet: Institutional repository of the Polithecnic University of Valencia

Share/Send to

Cited by

Statistics

  • Estadisticas de Uso

Design of a test bench for the verification of an interface that implements the AXI protocol using the UVM methodology.

Show full item record

Seguí Pérez, M. (2023). Design of a test bench for the verification of an interface that implements the AXI protocol using the UVM methodology. Universitat Politècnica de València. http://hdl.handle.net/10251/197736

Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10251/197736

Files in this item

Item Metadata

Title: Design of a test bench for the verification of an interface that implements the AXI protocol using the UVM methodology.
Secondary Title: Design of a test bench for the verification of an interface that implements the AXI protocol using the UVM methodology.
Disseny d'un entorn de probes per a la verificació d'una interfície que implemente el protocol AXI mitjançant la utilització de la metodologia UVM.
Author: Seguí Pérez, Mireia
Director(s): Monzó Ferrer, José María Trinidad, Cristian Alberto
UPV Unit: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Read date / Event date:
2023-09-28
Issued date:
Abstract:
[ES] El presente trabajo de fin de grado ha sido desarrollado en la empresa Maxlinear. El objetivo de este es desarrollar el diseño de una Verificacion IP (VIP) para comprobar el funcionamiento de interfaces que utilicen ...[+]


[EN] The present bachelor's thesis has been developed at Maxlinear company. Its objective is to design a Verification IP (VIP) to verify the functionality of interfaces that use the AXI protocol (AXI 3 and AXI 4), using ...[+]
Subjects: UVM , Interfaz , VIP , SystemVerilog , Verilog , AXI , AXI3 , AXI4 , Testbench , Verificación , Interface , AXI 3 , AXI 4 , Verification
Copyrigths: Cerrado
Publisher:
Universitat Politècnica de València
degree: Grado en Ingeniería de Tecnologías y Servicios de Telecomunicación-Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació
Type: Proyecto/Trabajo fin de carrera/grado

recommendations

 

This item appears in the following Collection(s)

Show full item record