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dc.contributor.advisor | Monzó Ferrer, José María | es_ES |
dc.contributor.advisor | Trinidad, Cristian Alberto | es_ES |
dc.contributor.author | Seguí Pérez, Mireia | es_ES |
dc.date.accessioned | 2023-10-05T15:22:01Z | |
dc.date.available | 2023-10-05T15:22:01Z | |
dc.date.created | 2023-09-28 | es_ES |
dc.date.issued | 2023-10-05 | es_ES |
dc.identifier.uri | http://hdl.handle.net/10251/197736 | |
dc.description.abstract | [ES] El presente trabajo de fin de grado ha sido desarrollado en la empresa Maxlinear. El objetivo de este es desarrollar el diseño de una Verificacion IP (VIP) para comprobar el funcionamiento de interfaces que utilicen el protocolo AXI (AXI 3 y AXI 4), para ello se utilizará el estándar de Systemverilog llamado UVM. El protocolo AXI (Advanced eXtensible Interface) es un protocolo de bus de datos utilizado para hacer las conexiones entre componentes dentro de un chip. Gracias a un mecanismo de "handshake", este protocolo permite que dos o más componentes se comuniquen de forma sincronizada y sin perder datos. Además de la posibilidad de enviar datos en ráfagas (¿bursts¿). Para realizar la verificación de buses que utilicen este protocolo, se va a utilizar la metodología UVM (Universal Verification Methodology) ya que proporciona una biblioteca de clases que facilita la creación de bancos de pruebas y su posterior reutilización. Para verificar el correcto funcionamiento de la VIP diseñada, se ha utilizado como referencia una VIP de AXI pero que requiere de una licencia para su uso. Comparando ambas, nos aseguramos de que nuestra VIP verifica correctamente y de forma fiel al protocolo. | es_ES |
dc.description.abstract | [EN] The present bachelor's thesis has been developed at Maxlinear company. Its objective is to design a Verification IP (VIP) to verify the functionality of interfaces that use the AXI protocol (AXI 3 and AXI 4), using the SystemVerilog standard called UVM. The AXI (Advanced eXtensible Interface) protocol is a data bus protocol used to establish connections between components within a chip. Thanks to a handshake mechanism, this protocol allows two or more components to communicate synchronously without losing data. In addition to the ability to send data in bursts. To perform the verification of buses using this protocol, the Universal Verification Methodology (UVM) will be employed as it provides a class library that facilitates the creation of test benches and their subsequent reuse. To verify the proper functioning of the designed VIP, a licensed AXI VIP has been used as a reference. By comparing the two, we ensure that our VIP verifies correctly and faithfully adheres to the protocol. | en_EN |
dc.format.extent | 62 | es_ES |
dc.language | Español | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reserva de todos los derechos | es_ES |
dc.subject | UVM | es_ES |
dc.subject | Interfaz | es_ES |
dc.subject | VIP | es_ES |
dc.subject | SystemVerilog | es_ES |
dc.subject | Verilog | es_ES |
dc.subject | AXI | es_ES |
dc.subject | AXI3 | es_ES |
dc.subject | AXI4 | es_ES |
dc.subject | Testbench | es_ES |
dc.subject | Verificación | es_ES |
dc.subject | Interface | en_EN |
dc.subject | AXI 3 | en_EN |
dc.subject | AXI 4 | en_EN |
dc.subject | Verification | en_EN |
dc.subject.classification | TECNOLOGIA ELECTRONICA | es_ES |
dc.subject.other | Grado en Ingeniería de Tecnologías y Servicios de Telecomunicación-Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació | es_ES |
dc.title | Design of a test bench for the verification of an interface that implements the AXI protocol using the UVM methodology. | es_ES |
dc.title.alternative | Design of a test bench for the verification of an interface that implements the AXI protocol using the UVM methodology. | es_ES |
dc.title.alternative | Disseny d'un entorn de probes per a la verificació d'una interfície que implemente el protocol AXI mitjançant la utilització de la metodologia UVM. | es_ES |
dc.type | Proyecto/Trabajo fin de carrera/grado | es_ES |
dc.rights.accessRights | Cerrado | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació | es_ES |
dc.description.bibliographicCitation | Seguí Pérez, M. (2023). Design of a test bench for the verification of an interface that implements the AXI protocol using the UVM methodology. Universitat Politècnica de València. http://hdl.handle.net/10251/197736 | es_ES |
dc.description.accrualMethod | TFGM | es_ES |
dc.relation.pasarela | TFGM\155636 | es_ES |