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ASM Moore a Verilog

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ASM Moore a Verilog

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dc.contributor.author Gadea Gironés, Rafael es_ES
dc.date.accessioned 2024-06-20T21:41:46Z
dc.date.available 2024-06-20T21:41:46Z
dc.date.issued 2024-06-20T21:41:46Z
dc.identifier.uri http://hdl.handle.net/10251/205349
dc.description.abstract Paso de un ASM Moore a código Verilog, eludiendo poner jerarquía pero separando claramente los elementos de data-path y control-path es_ES
dc.description.uri https://polimedia.upv.es/visor/?id=5e295200-19c6-11ef-a55c-1dbffc400c99 es_ES
dc.language Español es_ES
dc.rights Reconocimiento (by) es_ES
dc.subject Modelo Moore es_ES
dc.subject Máquina de estados algorítmica (ASM) es_ES
dc.subject Algorithmic State Machines (ASM) es_ES
dc.subject ASN es_ES
dc.subject Verilog es_ES
dc.title ASM Moore a Verilog es_ES
dc.type Objeto de aprendizaje es_ES
dc.lom.learningResourceType Screencast es_ES
dc.lom.interactivityLevel Bajo es_ES
dc.lom.semanticDensity Bajo es_ES
dc.lom.intendedEndUserRole Alumno es_ES
dc.lom.context Primer ciclo es_ES
dc.lom.difficulty Fácil es_ES
dc.lom.typicalLearningTime 10 minutos es_ES
dc.lom.educationalDescription simple visualización es_ES
dc.lom.educationalLanguage Español es_ES
dc.upv.convocatoriaDocenciaRed 2023-2024 es_ES
dc.upv.ambito PUBLICO es_ES
dc.subject.unesco 3307 - Tecnología electrónica es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.description.bibliographicCitation Gadea Gironés, R. (2024). ASM Moore a Verilog. http://hdl.handle.net/10251/205349 es_ES
dc.description.accrualMethod DER es_ES
dc.relation.pasarela DER\37613 es_ES


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