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ASM Moore a Verilog

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ASM Moore a Verilog

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Gadea Gironés, R. (2024). ASM Moore a Verilog. http://hdl.handle.net/10251/205349

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Metadatos del ítem

Título: ASM Moore a Verilog
Autor: Gadea Gironés, Rafael
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
Paso de un ASM Moore a código Verilog, eludiendo poner jerarquía pero separando claramente los elementos de data-path y control-path
Palabras clave: Modelo Moore , Máquina de estados algorítmica (ASM) , Algorithmic State Machines (ASM) , ASN , Verilog
Código UNESCO: 3307 - Tecnología electrónica
Derechos de uso: Reconocimiento (by)
Tipo: Objeto de aprendizaje
URL: https://polimedia.upv.es/visor/?id=5e295200-19c6-11ef-a55c-1dbffc400c99
Tipo de recurso educativo: Screencast
Descripción acerca del uso: simple visualización
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Bajo
Densidad semántica: Bajo
Tiempo típico: 10 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

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