Desarrollo de un constructor de bancos de pruebas para la verificación formal de interfaces de comunicaciones de circuitos integrados.

Abstract

[ES] La verificación formal es una verificación muy usada en la verificación de interfaces y componentes sencillos en empresas de microelectrónica, esta verificación a diferencia de las típicas verificaciones funcionales no requiere de un test para verificar si no que genera una gran variedad de estímulos diferentes que mediante cálculos matemáticos va comprobando la cobertura de verificación hasta llegar a cubrir el 100% de las funcionalidades descritas. Este método de verificación usa SystemVerilogAssertions (SVA) además de una forma única de funcionar debido a las herramientas que realizan formal, por esto suele ser complicado empezar a usar la verificación formal. En este trabajo se explicará cómo, usando este tipo de verificación se creó una solución que, mediante un script constructor en Python, librerías de propiedades hechas en SVA, la creación de plantillas para SystemVerilog, se podrá verificar rápidamente interfaces usadas en los diseños de microchips. El objetivo final en este trabajo es usar la solución diseñada para verificar una interfaz AHB usada en un chip diseñado en Maxlinear. Una empresa de diseño de circuitos microelectrónicos, que además se convertirá en el cliente desde el punto de vista del proyecto ya que las exigencias y especificaciones serán indicas por ellos.

[EN] Formal verification is a verification widely used in the verification of interfaces and simple components in microelectronics companies. This verification, unlike typical functional verifications, does not require a test to verify but rather generates a wide variety of different stimuli than through mathematical calculations check the verification coverage until 100% of the described functionalities are covered. This verification method uses SystemVerilogAssertions (SVA) in addition to a unique way of working due to the tools that perform formal verification, which is why it is often difficult to start using formal verification. This work will explain how, using this type of verification, a solution was created through a builder script in Python, property libraries made in SVA, the creation of templates for SystemVerilog, it will be possible to quickly verify interfaces used in microchip designs. The final goal in this work is to use the designed solution to verify an AHB interface used in a chip designed in Maxlinear. A microelectronic circuit design company, which will also become the client from the point of view of the project since the demands and specifications will be indicated by them.