- -

Validación de la arquitectura TTA mediante inyección física de fallos a nivel de PIN.

RiuNet: Institutional repository of the Polithecnic University of Valencia

Share/Send to

Cited by

Statistics

Validación de la arquitectura TTA mediante inyección física de fallos a nivel de PIN.

Show simple item record

Files in this item

dc.contributor.advisor Gil Vicente, Pedro Joaquín es_ES
dc.contributor.author Blanc Clavero, Sara es_ES
dc.date.accessioned 2008-06-23T07:13:04Z
dc.date.available 2008-06-23T07:13:04Z
dc.date.created 2004-07-23T08:00:00Z es_ES
dc.date.issued 2008-06-23T07:12:46Z es_ES
dc.identifier.uri http://hdl.handle.net/10251/2344
dc.description.abstract Los sistemas informáticos se encuentran presentes en muchos ámbitos, desde los relacionados con la industria hasta el hogar. Cada vez con más frecuencia, uno de los requisitos principales a la hora de diseñar sistemas informáticos es que presenten un alto grado de confiabilidad, especialmente aquellos considerados como críticos, ya que su mal funcionamiento puede poner el peligro la integridad de las personas o puede ocasionar grandes pérdidas económicas. Además, la confiabilidad también puede ser un factor importante en su expansión y competitividad en el mercado. La confiabilidad permite al usuario depositar una confianza justificada en el funcionamiento del producto y debe ser evaluada antes de su fase operacional mediante la verificación y validación del comportamiento del sistema según el servicio especificado tanto en condiciones normales como en presencia de fallos. Sin embargo la tasa de fallos en un sistema informático suele ser baja, siendo necesario recurrir a técnicas de validación experimental como la Inyección de Fallos que aceleran la validación mediante la introducción deliberada y controlada de fallos en el sistema. En general, el efecto de los fallos físicos en los semiconductores actuales, donde el incremento de la frecuencia de funcionamiento y la densidad de integración son notables, es más importante que el observado con tecnologías menos avanzadas. Ya no es justificable el asumir que un fallo simple sólo genera un error simple, siendo necesario validar el sistema ante errores múltiples causados no sólo por fallos localizados en memoria, sino también en la lógica combinacional o en soldaduras y metalizaciones, acrecentados estos últimos por la reducción de la distancia entre pistas. Existen diversas técnicas y herramientas de inyección de fallos, entre ellas, la Inyección física a nivel de pin. Una de sus principales ventajas es su aplicación externa, no generando sobrecarga adicional en el sistema o perturbando la ejecución normal de sus tar es_ES
dc.language Español es_ES
dc.rights Reserva de todos los derechos es_ES
dc.source Riunet
dc.subject Confiabilidad
dc.subject.classification ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES es_ES
dc.title Validación de la arquitectura TTA mediante inyección física de fallos a nivel de PIN.
dc.type Tesis doctoral es_ES
dc.subject.unesco 330408 - Fiabilidad de los ordenadores es_ES
dc.subject.unesco 330406 - Arquitectura de ordenadores es_ES
dc.subject.unesco 330417 - Sistemas en tiempo real es_ES
dc.identifier.doi 10.4995/Thesis/10251/2344 es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Informática de Sistemas y Computadores - Departament d'Informàtica de Sistemes i Computadors es_ES
dc.description.bibliographicCitation Blanc Clavero, S. (2004). Validación de la arquitectura TTA mediante inyección física de fallos a nivel de PIN [Tesis doctoral no publicada]. Universitat Politècnica de València. doi:10.4995/Thesis/10251/2344. es_ES
dc.type.version info:eu repo/semantics/acceptedVersion es_ES
dc.relation.tesis 2139 es_ES


This item appears in the following Collection(s)

Show simple item record