- -

Implementación en FPGA de un codificador de alta velocidad para códigos LDPC quasi cíclicos

RiuNet: Institutional repository of the Polithecnic University of Valencia

Share/Send to

Cited by

Statistics

Implementación en FPGA de un codificador de alta velocidad para códigos LDPC quasi cíclicos

Show full item record

Correcher Soriano, J. (2010). Implementación en FPGA de un codificador de alta velocidad para códigos LDPC quasi cíclicos. http://hdl.handle.net/10251/29898.

Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10251/29898

Files in this item

Item Metadata

Title: Implementación en FPGA de un codificador de alta velocidad para códigos LDPC quasi cíclicos
Author:
Director(s): Valls Coquillat, Javier Torres Carot, Vicente Almenar Terré, Vicenç
UPV Unit: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Read date / Event date:
2010-09-10
Issued date:
Abstract:
[ES] Los códigos LDPC son códigos de bloques lineales caracterizados por una matriz de comprobación de paridad dispersa. Su capacidad de corrección consigue aproximarse al límite establecido por Shannon, esto hace que ...[+]


[EN] LDPC codes are linear block codes characterized by a sparse parity-check matrix. The correction capability achieved by these codes approaches to the Shannon limit, for this reason they have been adopted in several ...[+]
Subjects: LDPC , FPGA , Codificación , Coding
Copyrigths: Cerrado
degree: Máster Universitario en Tecnologías, Sistemas y Redes de Comunicaciones-Màster Universitari en Tecnologies, Sistemes i Xarxes de Comunicacions
Type: Tesis de máster

This item appears in the following Collection(s)

Show full item record