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Implementación en FPGA de un codificador de alta velocidad para códigos LDPC quasi cíclicos

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Implementación en FPGA de un codificador de alta velocidad para códigos LDPC quasi cíclicos

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Correcher Soriano, J. (2010). Implementación en FPGA de un codificador de alta velocidad para códigos LDPC quasi cíclicos. http://hdl.handle.net/10251/29898.

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Título: Implementación en FPGA de un codificador de alta velocidad para códigos LDPC quasi cíclicos
Autor:
Director(es): Valls Coquillat, Javier Torres Carot, Vicente Almenar Terre, Vicenç
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Fecha difusión:
Fecha acto/lectura: 2010-09-10
Resumen:
[ES] Los códigos LDPC son códigos de bloques lineales caracterizados por una matriz de comprobación de paridad dispersa. Su capacidad de corrección consigue aproximarse al límite establecido por Shannon, esto hace que ...[+]


[EN] LDPC codes are linear block codes characterized by a sparse parity-check matrix. The correction capability achieved by these codes approaches to the Shannon limit, for this reason they have been adopted in several ...[+]
Palabras clave: LDPC , FPGA , Codificación , Coding
Derechos de uso: Cerrado
Titulación: Máster Universitario en Tecnologías, Sistemas y Redes de Comunicaciones-Màster Universitari en Tecnologies, Sistemes i Xarxes de Comunicacions
Tipo: Tesis de máster

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