Implementación en FPGA de un codificador de alta velocidad para códigos LDPC quasi cíclicos

Abstract

[ES] Los códigos LDPC son códigos de bloques lineales caracterizados por una matriz de comprobación de paridad dispersa. Su capacidad de corrección consigue aproximarse al límite establecido por Shannon, esto hace que esté incluido en varios estándares, como WiMAX, 10GBase-T y DVB_S2. La complejidad de diseño del codificador es elevada. Los códigos LDPC quasi cíclicos son un tipo de códigos LDPC que se caracterizan por su sencillez en el diseño del codificador. En este trabajo se han desarrollado varias arquitecturas válidas para la codificación de códigos LDPC quasi cíclicos con doble diagonal, en concreto para códigos definidos en el estándar WiMAX. La arquitectura propuesta ha sido comparada con dos métodos como el método directo y el método Richardson & Urbanke. La arquitectura propuesta usa la matriz de comprobación de paridad de 5/6. En ella se plantean dos posibles implementaciones para realizar el producto entre el vector de información y la matriz de comprobación de paridad. Una basada en lógica combinacional y la otra en memorias de doble puesto. A raiz de esta arquitectura se han desarrollado otras matrices de WiMAX con distintas tasas. Los resultados obtenidos indican que la arquitectura propuesta obtiene mejores resultados en área y tasa de codificación

[EN] LDPC codes are linear block codes characterized by a sparse parity-check matrix. The correction capability achieved by these codes approaches to the Shannon limit, for this reason they have been adopted in several standards such as WiMAX, 10GBase-T and DVB-S2. The design of an encoder suitable for any LDPC code is highly complex. Quasi-cyclic LDPC codes are a class of LDPC codes characterized by low-encoding complexity. In this work, we have implemented some encoder architectures for QC-LDPC codes which use a parity-check matrix with double diagonal, in particular for the codes defined in the WiMax standard. The proposal architecture has been compared with two other architecures such as the direct method architecture and the Richardson & Urbanke architecture. The proposed architecture was tested using a 5/6 parity-check matrix. Two possible implementations for the product between the information and the parity-check matrix was evaluated, combinational logic based and double-port memory based. The 5/6 architecture was used with other WiMax matrices and rates. The results indicate that the proposed architecture achieves good results in area and coding rate.