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Fault-tolerant vertical link design for effective 3D stacking

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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Fault-tolerant vertical link design for effective 3D stacking

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Hernández Luz, C.; Roca Pérez, A.; Flich Cardo, J.; Silla Jiménez, F.; Duato Marín, JF. (2011). Fault-tolerant vertical link design for effective 3D stacking. IEEE Computer Architecture Letters. 10(2):41-44. doi:10.1109/L-CA.2011.17

Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10251/35905

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Metadatos del ítem

Título: Fault-tolerant vertical link design for effective 3D stacking
Autor:
Entidad UPV: Universitat Politècnica de València. Departamento de Informática de Sistemas y Computadores - Departament d'Informàtica de Sistemes i Computadors
Fecha difusión:
Resumen:
Recently, 3D stacking has been proposed to alleviate the memory bandwidth limitation arising in chip multiprocessors (CMPs). As the number of integrated cores in the chip increases the access to external memory becomes ...[+]
Palabras clave: 3D Stacking , NoC , Fault Tolerance
Derechos de uso: Reserva de todos los derechos
Fuente:
IEEE Computer Architecture Letters. (issn: 1556-6056 )
DOI: 10.1109/L-CA.2011.17
Editorial:
Institute of Electrical and Electronics Engineers (IEEE)
Versión del editor: http://dx.doi.org/10.1109/L-CA.2011.17
Código del Proyecto: info:eu-repo/grantAgreement/EC/FP7/248972
Patrocinador:
Spanish MEC and MICINN [CSD2006-00046] [TIN2009-14475-C04]
European Commission [Research Programme FP7]
Tipo: Artículo

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