Decodificador de códigos LDPC no binarios basado en el algoritmo T-EMS

Abstract

[EN] In this work a non-binary LDPC decoder based on T-EMS algorithm is proposed. A full parallel architecture of the check node has been implemented and a layered schedule is used for the decoder. The proposed decoder has been implemented in a FPGA and 90nm ASIC using a NB-LDPC (837,723) over finite field GF(32). The results show that the proposed decoder achieves higher throughput [Mbps] and less latency than the ones of decoders proposed in literature.

[ES] En este trabajo se propone la implementación de un decodificador de códigos LDPC no binarios basado en el algoritmo T-EMS. Se ha implementado una arquitectura totalmente paralela en el nodo de comprobación de paridad y un esquema de actualización por capas el decodificador. El decodificador propuesto ha sido implementado en un dispositivo FPGA y en un ASIC en tecnologia de 90 nm utilizando un código NB-LDPC (837,723) sobre campo finito GF(32). Los resultados obtenidos demuestran que el decodificador propuesto tiene mayor velocidad de procesamiento de datos [Mbps] y menor latencia que los ultimos decodificadores propuestos en la literatura. (español)