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dc.contributor.author | Gadea Gironés, Rafael | es_ES |
dc.date.accessioned | 2015-03-09T07:59:20Z | |
dc.date.available | 2015-03-09T07:59:20Z | |
dc.date.issued | 2015-03-09T07:59:20Z | |
dc.identifier.uri | http://hdl.handle.net/10251/47856 | |
dc.description.abstract | En este objeto de aprendizaje se demuestra el funcionamiento de las operaciones básicas en el manejo de colas de Systemverilog, que suelen ser muy importantes en tareas de verificación de sistemas digitales | es_ES |
dc.description.uri | https://media.upv.es/player/?id=78524ce3-1673-45f3-a891-d19ce339fb2e | es_ES |
dc.language | Español | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reserva de todos los derechos | es_ES |
dc.subject | Verificación | es_ES |
dc.subject | Colas | es_ES |
dc.subject | SystemVerilog | es_ES |
dc.subject.classification | TECNOLOGIA ELECTRONICA | es_ES |
dc.title | Uso de colas con System Verilog | es_ES |
dc.type | Objeto de aprendizaje | es_ES |
dc.lom.learningResourceType | Screencast | es_ES |
dc.lom.interactivityLevel | Muy bajo | es_ES |
dc.lom.semanticDensity | Muy bajo | es_ES |
dc.lom.intendedEndUserRole | Profesor | es_ES |
dc.lom.context | Primer ciclo | es_ES |
dc.lom.difficulty | Fácil | es_ES |
dc.lom.typicalLearningTime | 15 minutos | es_ES |
dc.lom.educationalDescription | Es un vídeo que deberá repetir su visualización tantas veces sea necesario para la asimilación del contenido | es_ES |
dc.lom.educationalLanguage | Español | es_ES |
dc.upv.convocatoriaDocenciaRed | 2014-2015 | es_ES |
dc.upv.ambito | PUBLICO | es_ES |
dc.rights.accessRights | Abierto | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica | es_ES |
dc.description.bibliographicCitation | Gadea Gironés, R. (2015). Uso de colas con System Verilog. http://hdl.handle.net/10251/47856 | es_ES |