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FSM Mealy con Verilog, estilo de tres procesos básico

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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FSM Mealy con Verilog, estilo de tres procesos básico

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Gadea Gironés, R. (2015). FSM Mealy con Verilog, estilo de tres procesos básico. http://hdl.handle.net/10251/51194.

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Metadatos del ítem

Título: FSM Mealy con Verilog, estilo de tres procesos básico
Autor:
Entidad UPV: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
En este video se modliza una FSM Mealy mediante Verilog, aplicando el estilo de tres procesos (always), dos de los cuales son de tipo combinacional y un tercero de tipo secuencial
Palabras clave: Verilog , FSM
Derechos de uso: Reserva de todos los derechos
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=ba9d116c-fdba-494b-9a33-efc1e5208b1a
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Repetir la reproducción tantas veces sea necesario para asimilar el contenido
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Muy bajo
Densidad semántica: Muy bajo
Tiempo típico: 15 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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