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FSM Mealy con Verilog, estilo de tres procesos básico

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FSM Mealy con Verilog, estilo de tres procesos básico

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dc.contributor.author Gadea Gironés, Rafael es_ES
dc.date.accessioned 2015-06-03T09:49:07Z
dc.date.available 2015-06-03T09:49:07Z
dc.date.issued 2015-06-03T09:49:07Z
dc.identifier.uri http://hdl.handle.net/10251/51194
dc.description.abstract En este video se modliza una FSM Mealy mediante Verilog, aplicando el estilo de tres procesos (always), dos de los cuales son de tipo combinacional y un tercero de tipo secuencial es_ES
dc.description.uri https://media.upv.es/player/?id=ba9d116c-fdba-494b-9a33-efc1e5208b1a es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject Verilog es_ES
dc.subject FSM es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.title FSM Mealy con Verilog, estilo de tres procesos básico es_ES
dc.type Objeto de aprendizaje es_ES
dc.lom.learningResourceType Screencast es_ES
dc.lom.interactivityLevel Muy bajo es_ES
dc.lom.semanticDensity Muy bajo es_ES
dc.lom.intendedEndUserRole Alumno es_ES
dc.lom.context Primer ciclo es_ES
dc.lom.difficulty Fácil es_ES
dc.lom.typicalLearningTime 15 minutos es_ES
dc.lom.educationalDescription Repetir la reproducción tantas veces sea necesario para asimilar el contenido es_ES
dc.lom.educationalLanguage Español es_ES
dc.upv.convocatoriaDocenciaRed 2014-2015 es_ES
dc.upv.ambito PUBLICO es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.description.bibliographicCitation Gadea Gironés, R. (2015). FSM Mealy con Verilog, estilo de tres procesos básico. http://hdl.handle.net/10251/51194 es_ES


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