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FSM Mealy con Verilog, estilo de dos procesos

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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FSM Mealy con Verilog, estilo de dos procesos

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Gadea Gironés, R. (2015). FSM Mealy con Verilog, estilo de dos procesos. http://hdl.handle.net/10251/51197.

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Título: FSM Mealy con Verilog, estilo de dos procesos
Autor:
Entidad UPV: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
En este objeto se describe el método de descripción de las Máquinas de Estados Finitos con Verilog


El modelo de máquina es Mealy


El estilo utilizado es un estilo de dos procesos
Palabras clave: Digital , Verilog , FSM
Derechos de uso: Reserva de todos los derechos
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=d3daffe6-4b43-42fe-8ed8-e7494466ef74
Tipo de recurso educativo: Polimedia
Descripción acerca del uso: Visualizar el objeto de aprendizaje
Destinatario: Profesor
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Muy bajo
Densidad semántica: Muy bajo
Tiempo típico: 10 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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