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FSM Mealy con Verilog, estilo de dos procesos

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FSM Mealy con Verilog, estilo de dos procesos

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dc.contributor.author Gadea Gironés, Rafael es_ES
dc.date.accessioned 2015-06-03T09:50:06Z
dc.date.available 2015-06-03T09:50:06Z
dc.date.issued 2015-06-03
dc.identifier.uri http://hdl.handle.net/10251/51197
dc.description.abstract En este objeto se describe el método de descripción de las Máquinas de Estados Finitos con Verilog. El modelo de máquina es Mealy. El estilo utilizado es un estilo de dos procesos es_ES
dc.description.uri https://media.upv.es/player/?id=d3daffe6-4b43-42fe-8ed8-e7494466ef74 es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject Digital es_ES
dc.subject Verilog es_ES
dc.subject FSM es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.title FSM Mealy con Verilog, estilo de dos procesos es_ES
dc.type Objeto de aprendizaje es_ES
dc.lom.learningResourceType Polimedia es_ES
dc.lom.interactivityLevel Muy bajo es_ES
dc.lom.semanticDensity Muy bajo es_ES
dc.lom.intendedEndUserRole Profesor es_ES
dc.lom.context Primer ciclo es_ES
dc.lom.difficulty Fácil es_ES
dc.lom.typicalLearningTime 10 minutos es_ES
dc.lom.educationalDescription Visualizar el objeto de aprendizaje es_ES
dc.lom.educationalLanguage Español es_ES
dc.upv.convocatoriaDocenciaRed 2014-2015 es_ES
dc.upv.ambito PUBLICO es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.contributor.affiliation Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica es_ES
dc.description.bibliographicCitation Gadea Gironés, R. (2015). FSM Mealy con Verilog, estilo de dos procesos. http://hdl.handle.net/10251/51197 es_ES


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