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FSM Medvedev con Verilog

RiuNet: Repositorio Institucional de la Universidad Politécnica de Valencia

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FSM Medvedev con Verilog

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Gadea Gironés, R. (2015). FSM Medvedev con Verilog. http://hdl.handle.net/10251/51198.

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Metadatos del ítem

Título: FSM Medvedev con Verilog
Autor:
Entidad UPV: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Fecha difusión:
Resumen:
En este video se modliza una FSM Medvedev mediante Verilog, aplicando diferentes estilos; pero consiguiendo en todos ellos evitar la realización del circuito combinacional de salida
Palabras clave: Verilog , FSM
Derechos de uso: Reserva de todos los derechos
Tipo: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=9c9ca45f-44d9-4bdc-9373-f47b254e671b
Tipo de recurso educativo: Screencast
Descripción acerca del uso: Reproducir tantas veces sea necesario para asimilar el contenido
Destinatario: Alumno
Contexto: Primer ciclo
Dificultad: Fácil
Nivel de interactividad: Muy bajo
Densidad semántica: Muy bajo
Tiempo típico: 15 minutos
Idioma del destinatario: Español
Permiso de acceso: PUBLICO

Este ítem aparece en la(s) siguiente(s) colección(ones)

  • Polimedia ETSIT [405]
    Escuela Técnica Superior de Ingenieros de Telecomunicación

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