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dc.contributor.author | Gadea Gironés, Rafael | es_ES |
dc.date.accessioned | 2015-06-03T09:50:12Z | |
dc.date.available | 2015-06-03T09:50:12Z | |
dc.date.issued | 2015-06-03T09:50:12Z | |
dc.identifier.uri | http://hdl.handle.net/10251/51198 | |
dc.description.abstract | En este video se modliza una FSM Medvedev mediante Verilog, aplicando diferentes estilos; pero consiguiendo en todos ellos evitar la realización del circuito combinacional de salida | es_ES |
dc.description.uri | https://media.upv.es/player/?id=9c9ca45f-44d9-4bdc-9373-f47b254e671b | es_ES |
dc.language | Español | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reserva de todos los derechos | es_ES |
dc.subject | Verilog | es_ES |
dc.subject | FSM | es_ES |
dc.subject.classification | TECNOLOGIA ELECTRONICA | es_ES |
dc.title | FSM Medvedev con Verilog | es_ES |
dc.type | Objeto de aprendizaje | es_ES |
dc.lom.learningResourceType | Screencast | es_ES |
dc.lom.interactivityLevel | Muy bajo | es_ES |
dc.lom.semanticDensity | Muy bajo | es_ES |
dc.lom.intendedEndUserRole | Alumno | es_ES |
dc.lom.context | Primer ciclo | es_ES |
dc.lom.difficulty | Fácil | es_ES |
dc.lom.typicalLearningTime | 15 minutos | es_ES |
dc.lom.educationalDescription | Reproducir tantas veces sea necesario para asimilar el contenido | es_ES |
dc.lom.educationalLanguage | Español | es_ES |
dc.upv.convocatoriaDocenciaRed | 2014-2015 | es_ES |
dc.upv.ambito | PUBLICO | es_ES |
dc.rights.accessRights | Abierto | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica | es_ES |
dc.description.bibliographicCitation | Gadea Gironés, R. (2015). FSM Medvedev con Verilog. http://hdl.handle.net/10251/51198 | es_ES |