Arquitectura de memoria para explotar la localidad y el paralelismo a nivel de banco

Abstract

[ES] La memoria principal constituye uno de los principales cuellos de botella de los procesadores manycore. Una de las causas es la arquitectura interna organizada en 8 bancos de las actuales DDR3. Cada banco contiene un buffer (row buffer) que contiene la última fila leída a fin de explotar la localidad espacial de las aplicaciones. Un acceso a un bloque que se encuentre en el row buffer, tiene un tiempo de acceso unas 3 veces menor que si se debe volver a leer la fila de la matriz de celdas. En los procesadores multinúcleo, las distintas aplicaciones compiten en el acceso a los bancos, lo que traduce en dos penalizaciones importantes: por una parte aparecen más conflictos de banco y por otra la tasa de aciertos del row buffer se ve seriamente reducida respecto a la ejecución individual. En consecuencia, son necesarias nuevas organizaciones y políticas de mapeo de direcciones físicas a posiciones en la memoria principal a fin de minimizar las interferencias y maximizar tanto las prestaciones como la equidad. Con este objetivo, en este trabajo se presentan y estudian nuevas organizaciones de los módulos de memoria principal off-chip.