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Lacruz Jucht, JO.; García Herrero, FM.; Canet Subiela, MJ.; Valls Coquillat, J.; Pérez Pascual, MA. (2015). A 630 Mbps non-binary decoder for FPGA. IEEE. https://doi.org/10.1109/ISCAS.2015.7169065
Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10251/70703
Título: | A 630 Mbps non-binary decoder for FPGA | |
Autor: | Lacruz Jucht, Jesús Omar García Herrero, Francisco Miguel | |
Entidad UPV: |
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Fecha difusión: |
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Resumen: |
A high-speed non-binary LDPC decoder based on
Trellis Min-Max algorithm with layered schedule is presented.
The proposed approach compresses the check-node output messages into a reduced set, decreasing the number of ...[+]
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Palabras clave: |
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Derechos de uso: | Reserva de todos los derechos | |
ISBN: |
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Fuente: |
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DOI: |
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Editorial: |
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Versión del editor: | http://dx.doi.org/10.1109/ISCAS.2015.7169065 | |
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Código del Proyecto: |
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Agradecimientos: |
This work was supported in part by the Universidad Politécnica de Valencia under Grant PAID-06-2012-SP20120625, in part by the Spanish Ministerio de Ciencia e Innovación under Grant TEC2011-27916 and in part by the Generalitat ...[+]
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