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Simulación de tipos de datos Arrays de systemVerilog

RiuNet: Institutional repository of the Polithecnic University of Valencia

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Simulación de tipos de datos Arrays de systemVerilog

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Gadea Gironés, R. (2016). Simulación de tipos de datos Arrays de systemVerilog. http://hdl.handle.net/10251/74692

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Title: Simulación de tipos de datos Arrays de systemVerilog
Author:
UPV Unit: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Issued date:
Abstract:
Caracterización de las diferencias entre arrays, arrays dinámicos y arrays asociativos en systemVeirlog
Subjects: Arrays , Systemverilog , Verificacion
UNESCO code: 3307 - Tecnología electrónica
Copyrigths: Reconocimiento (by)
Type: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=d3dd6220-8a40-11e6-a5d4-6b776c476489
Learning Resource Type: Screencast
Educational description: Uso basado en una visualización pausada
Intended End User Role: Alumno
Context: Primer ciclo
Difficulty: Dificultad media
Interactivity Level: Bajo
Semantic Density: Bajo
Typical Learning Time: 19 minutos
Educational language: Español
Access rigths: PUBLICO

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