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Verificación SystemVerilog: Cobertura funcional

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Verificación SystemVerilog: Cobertura funcional

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Gadea Gironés, R. (2016). Verificación SystemVerilog: Cobertura funcional. http://hdl.handle.net/10251/75146

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Title: Verificación SystemVerilog: Cobertura funcional
Author:
UPV Unit: Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Issued date:
Abstract:
Este objeto de aprendizaje caracteriza los diferentes visualizadores asociados a cobertura funcional en la herramienta questasim
Subjects: systemverilog Cobertura funcional
UNESCO code: 3307 - Tecnología electrónica
Copyrigths: Reconocimiento (by)
Type: Objeto de aprendizaje
URL: https://media.upv.es/player/?id=4d2dc7e0-8b96-11e6-984c-af2e93275e05
Learning Resource Type: Screencast
Educational description: El uso se realiza mediante visualización pausada
Intended End User Role: Alumno
Context: Primer ciclo
Difficulty: Dificultad media
Interactivity Level: Bajo
Semantic Density: Bajo
Typical Learning Time: 10 minutos
Educational language: Español
Access rigths: PUBLICO

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