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dc.contributor.advisor | Sahuquillo Borrás, Julio | es_ES |
dc.contributor.advisor | López Rodríguez, Pedro Juan | es_ES |
dc.contributor.author | Ubal Tena, Rafael | es_ES |
dc.date.accessioned | 2010-09-01T12:58:55Z | |
dc.date.available | 2010-09-01T12:58:55Z | |
dc.date.created | 2010-07-06T08:00:00Z | es_ES |
dc.date.issued | 2010-09-01T12:58:52Z | es_ES |
dc.identifier.uri | http://hdl.handle.net/10251/8535 | |
dc.description.abstract | Los procesadores superescalares actuales utilizan un reorder buffer (ROB) para contabilizar las instrucciones en vuelo. El ROB se implementa como una cola FIFO first in first out en la que las instrucciones se insertan en orden de programa después de ser decodificadas, y de la que se extraen también en orden de programa en la etapa commit. El uso de esta estructura proporciona un soporte simple para la especulación, las excepciones precisas y la reclamación de registros. Sin embargo, el hecho de retirar instrucciones en orden puede degradar las prestaciones si una operación de alta latencia está bloqueando la cabecera del ROB. Varias propuestas se han publicado atacando este problema. La mayoría utiliza retirada de instrucciones fuera de orden de forma especulativa, requiriendo almacenar puntos de recuperación (checkpoints) para restaurar un estado válido del procesador ante un fallo de especulación. Normalmente, los checkpoints necesitan implementarse con estructuras hardware costosas, y además requieren un crecimiento de otras estructuras del procesador, lo cual a su vez puede impactar en el tiempo de ciclo de reloj. Este problema afecta a muchos tipos de procesadores actuales, independientemente del número de hilos hardware (threads) y del número de núcleos de cómputo (cores) que incluyan. Esta tesis abarca el estudio de la retirada no especulativa de instrucciones fuera de orden en procesadores superescalares, multithread y multicore. | es_ES |
dc.language | Inglés | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reserva de todos los derechos | es_ES |
dc.source | Riunet | |
dc.subject | Out-of-order retirement | es_ES |
dc.subject | Reorder buffer | es_ES |
dc.subject | Processor architecture | es_ES |
dc.subject | Multithreading | es_ES |
dc.subject | Multicore | es_ES |
dc.subject | Superscalar | es_ES |
dc.subject | Sequential consistency | es_ES |
dc.subject.classification | ARQUITECTURA Y TECNOLOGIA DE COMPUTADORES | es_ES |
dc.title | Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors | |
dc.type | Tesis doctoral | es_ES |
dc.subject.unesco | 120317 - Informática | es_ES |
dc.subject.unesco | 120326 - Simulación | es_ES |
dc.subject.unesco | 330406 - Arquitectura de ordenadores | es_ES |
dc.identifier.doi | 10.4995/Thesis/10251/8535 | es_ES |
dc.rights.accessRights | Abierto | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Sistemas Informáticos y Computación - Departament de Sistemes Informàtics i Computació | es_ES |
dc.description.bibliographicCitation | Ubal Tena, R. (2010). Out-of-Order Retirement of Instructions in Superscalar, Multithreaded, and Multicore Processors [Tesis doctoral no publicada]. Universitat Politècnica de València. https://doi.org/10.4995/Thesis/10251/8535 | es_ES |
dc.description.accrualMethod | Palancia | es_ES |
dc.type.version | info:eu-repo/semantics/acceptedVersion | es_ES |
dc.relation.tesis | 3325 | es_ES |