Diseño de sistema de verificación e identificación de interlocutor mediante sistema embebido basado en ARM-FPGA

Abstract

[ES] BREVE DESCRIPCIÓN DEL TRABAJO A REALIZAR: El sistema de identificación y verificación del interlocutor estará basado en máquinas de aprendizaje de dos tipos diferentes: K -NN algorithm (como representante de Eager learning ) Reilient Backpropagation ( como representante de Lazy Learning). Ambos sistemas de identificación de interlocutor serán aplicados sobre el audio tras un procesamiento realizado en la FPGA basado en los coeficientes cepstrum que consiste básicamente en la realización de la transformada de Fourier, un banco de filtros y la transformada del coseno. Las muestras obtenidas tras dicho procesamiento deben de ser procesadas por las máquinas de aprendizaje implementadas por software sobre un sistema multiprocesador NIOS II (procesador “soft macro”) implementado sobre la FPGA. Dicho software debe admitir tanto el entrenamiento de dichas máquinas de aprendizaje como el uso posterior una vez entrenadas. Por otra parte la interfaz de usuario y la comunicación con el exterior será realizada en la parte HPS de la FPGA Cyclone5 compuesta por dos microprocesadores ARM cortex A9 y que consistirá en la introducción de un sistema operativo Linux Embebido para realizar el control de un touch-panel a través de un frame buffer. Para poder controlar y enviar y recibir datos de forma eficiente de la parte HPS a la parte FPGA de la cyclone5 se desarrollará un core ip con su respectivo driver para Linux. Este trabajo se realizará utilizando la placa de desarrollo DE1-SoC y una pantalla multitouch de Terasic, con lo que tendremos integrado todo lo necesario para poder implementar el proyecto. PLAN DE TRABAJO (orientativo): Las fases serán: 1. Documentación bibliográfica y estudio teórico de las diferentes partes del sistema (40 horas). 2. Desarrollo hardware de todo el sistema multiprocesador y cores ip, de adquisición del audio y su procesamiento, y del sistema HPS con Quartus II (140 horas). 3. Desarrollo del software para el sistema multiprocesador de la máquina de aprendizaje (70 horas). 4. Desarrollo del software para la interface de usuario con Qt Embedded y de los drives de control de la FPGA (70 horas). 5. Conexión del desarrollo (80 horas).