Simulación Verilog, observación de resultados con retardos
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Handle
https://riunet.upv.es/handle/10251/81476
Cita bibliográfica
Gadea Gironés, R. (2017). Simulación Verilog, observación de resultados con retardos. https://riunet.upv.es/handle/10251/81476
Titulación
Resumen
La idea fundamental de este vídeo es como realizar en bancos de pruebas la comprobación del funcionamiento de las salidas del diseño. Nos vamos a centrar en la problemática de que tengamos retardos en el diseño que queremos verificar y su efecto en los procedimientos de chequeo de resultados .