Simulación Verilog, observación de resultados con retardos
| dc.contributor.affiliation | Departamento de Ingeniería Electrónica | |
| dc.contributor.affiliation | Escuela Técnica Superior de Ingeniería de Telecomunicación | |
| dc.contributor.affiliation | Instituto de Instrumentación para Imagen Molecular | |
| dc.contributor.author | Gadea Gironés, Rafael | |
| dc.date.accessioned | 2017-05-19T10:28:41Z | |
| dc.date.available | 2017-05-19T10:28:41Z | |
| dc.date.issued | 2017-05-19 | es_ES |
| dc.description.abstract | La idea fundamental de este vídeo es como realizar en bancos de pruebas la comprobación del funcionamiento de las salidas del diseño. Nos vamos a centrar en la problemática de que tengamos retardos en el diseño que queremos verificar y su efecto en los procedimientos de chequeo de resultados . | es_ES |
| dc.description.accrualMethod | DER | es_ES |
| dc.description.bibliographicCitation | Gadea Gironés, R. (2017). Simulación Verilog, observación de resultados con retardos. https://riunet.upv.es/handle/10251/81476 | es_ES |
| dc.description.uri | https://media.upv.es/player/?id=ce643500-3704-11e7-83c8-b99f47788b89 | es_ES |
| dc.identifier.uri | https://riunet.upv.es/handle/10251/81476 | |
| dc.language | Español | es_ES |
| dc.lom.context | Ciclo superior | es_ES |
| dc.lom.difficulty | Fácil | es_ES |
| dc.lom.educationalDescription | Visualización de resultados | es_ES |
| dc.lom.educationalLanguage | Español | es_ES |
| dc.lom.intendedEndUserRole | Alumno | es_ES |
| dc.lom.interactivityLevel | Bajo | es_ES |
| dc.lom.learningResourceType | Screencast | es_ES |
| dc.lom.semanticDensity | Bajo | es_ES |
| dc.lom.typicalLearningTime | 06 minutos | es_ES |
| dc.publisher | Universitat Politècnica de València | es_ES |
| dc.relation.pasarela | DER\13925 | es_ES |
| dc.rights | Reconocimiento (by) | es_ES |
| dc.rights.accessRights | Abierto | es_ES |
| dc.subject | Verilog Simulación observabilidad retardos | es_ES |
| dc.subject.classification | TECNOLOGIA ELECTRONICA | es_ES |
| dc.subject.unesco | 3307 - Tecnología electrónica | es_ES |
| dc.title | Simulación Verilog, observación de resultados con retardos | es_ES |
| dc.type | Objeto de aprendizaje | es_ES |
| dc.upv.ambito | PUBLICO | es_ES |
| dc.upv.convocatoriaDocenciaRed | 2016-2017 | es_ES |
| dspace.entity.type | Publication | |
| person.identifier | 2622 | |
| person.identifier.orcid | 0000-0003-2857-8667 | |
| relation.isAuthorOfPublication | 54cd8707-1790-4b23-a0cb-67707e666495 | |
| relation.isAuthorOfPublication.latestForDiscovery | 54cd8707-1790-4b23-a0cb-67707e666495 | |
| relation.isOrgUnitOfPublication | a3ca7df3-e467-4f69-b673-79a5d6241220 | |
| relation.isOrgUnitOfPublication | aa6a0db9-4584-45eb-b7e3-73606ac49444 | |
| relation.isOrgUnitOfPublication | 2a147664-9b3c-4f73-8ea8-aefbad2ed456 | |
| relation.isOrgUnitOfPublication.latestForDiscovery | a3ca7df3-e467-4f69-b673-79a5d6241220 | |
| upv.uuid | 7a7bbc8f-7df4-4772-b211-92774ef47478 | es_ES |