Desarrollo de un decodificador de Reed-Solomon basado en el esquema LCC con patrones de test con volteo de símbolos consecutivos

Abstract

Los códigos de corrección de errores Reed-Solomon se utilizan en la mayoría de sistemas de comunicaciones estandarizados y en los sistemas de almacenamiento de datos. La inclusión de la decisión blanda en estos decodificadores mejora su capacidad de detección de errores. En este trabajo se va a diseñar un decodificador hardware para la decodificación del código Reed-Solomon RS(255,239) con decisión blanda y con velocidad de decodificación del orden de Gbps, basado en la estructura LLC (Low-Complexity Chase) utilizando un juego de vectores de test basado en el volteo de símbolos consecutivos, con el cual se mejora la capacidad de corrección. La arquitectura desarrollada se codificará con VHDL y se implementarán en un dispositivo FPGA.

The Reed-Solomon error correction codes are used in most of the standardized communication systems and in storage systems. The error correction capability of these codes is increased if soft-decision is included in the decoding process. In this work a soft-decision LLC (Low-Complexity Chase) RS(255,239) decoder based on flipping consecutive symbols, which improves its coding gain, is going to be designed to reach Gbps decoding rate. The developed hardware architecture will be modelled using HDL and will be implemented in an FPGA device.