Diseño y verificación en SystemVerilog de un módulo controlador de cache para RISC-V

Abstract

[ES] Este proyecto se ha llevado a cabo para entender y analizar el funcionamiento de una memoria caché, y cómo esta puede mejorar la velocidad de acceso del procesador a memoria. En concreto, nos hemos centrado en una memoria caché para un procesador RISC-V que trabaja con datos e instrucciones de 32 bits. Los diseños se han desarrollado con el objetivo de explotar la localidad espacial y temporal, mejorando así el rendimiento. Para ello se han implementado dos modelos de caché: una de mapeado directo y otra asociativa. Además, también se ha desarrollado una memoria secundaria para poder verificar el funcionamiento de ambas cachés. Finalmente, se han diseñado varios bancos de pruebas: uno para comprobar el correcto funcionamiento de las cachés y analizar el comportamiento de todas las señales de control, y otro para analizar el rendimiento de ambas cachés emulando los accesos a memoria de un programa real ejecutado en un procesador RISC-V.

[EN] This project has been carried out to understand and analyze how a cache works, and how it can improve the processor's access speed to memory. Specifically, we have focused on a cache for a RISC-V processor that works with 32-bit data and instructions. The designs have been developed with the aim of exploiting the spatial and temporal locality, thus improving performance. For this purpose, two cache models have been implemented: a direct mapping model and a set associative one. In addition, a secondary memory has also been developed to be able to verify the correct functioning of both caches. Finally, different test benches have been designed: one to check the correct functioning of the caches and analyze the behavior of all the control signals, and another to analyze the performance of both caches emulating the memory accesses of a real program executed in a RISC-V processor.