- -

Diseño y verificación en SystemVerilog de un módulo controlador de cache para RISC-V

RiuNet: Institutional repository of the Polithecnic University of Valencia

Share/Send to

Cited by

Statistics

Diseño y verificación en SystemVerilog de un módulo controlador de cache para RISC-V

Show full item record

Fernández Bravo, Á. (2019). Diseño y verificación en SystemVerilog de un módulo controlador de cache para RISC-V. http://hdl.handle.net/10251/127839

Por favor, use este identificador para citar o enlazar este ítem: http://hdl.handle.net/10251/127839

Files in this item

Item Metadata

Title: Diseño y verificación en SystemVerilog de un módulo controlador de cache para RISC-V
Author: Fernández Bravo, Álvaro
Director(s): Martínez Pérez, Jorge Daniel
UPV Unit: Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica
Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació
Read date / Event date:
2019-09-23
Issued date:
Abstract:
[ES] Este proyecto se ha llevado a cabo para entender y analizar el funcionamiento de una memoria caché, y cómo esta puede mejorar la velocidad de acceso del procesador a memoria. En concreto, nos hemos centrado en una ...[+]


[EN] This project has been carried out to understand and analyze how a cache works, and how it can improve the processor's access speed to memory. Specifically, we have focused on a cache for a RISC-V processor that works ...[+]
Subjects: Controlador de cache , FPGA , SystemVerilog
Copyrigths: Reserva de todos los derechos
Publisher:
Universitat Politècnica de València
degree: Grado en Ingeniería de Tecnologías y Servicios de Telecomunicación-Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació
Type: Proyecto/Trabajo fin de carrera/grado

This item appears in the following Collection(s)

Show full item record