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dc.contributor.advisor | Gadea Gironés, Rafael | es_ES |
dc.contributor.advisor | Herrero Bosch, Vicente | es_ES |
dc.contributor.advisor | Ibañez Climent, Jose | es_ES |
dc.contributor.author | Fabregat López, Jorge | es_ES |
dc.date.accessioned | 2019-10-09T07:35:07Z | |
dc.date.available | 2019-10-09T07:35:07Z | |
dc.date.created | 2019-09-23 | es_ES |
dc.date.issued | 2019-10-09 | es_ES |
dc.identifier.uri | http://hdl.handle.net/10251/127860 | |
dc.description.abstract | [ES] Metodología de verificación mediante el sistema de clases UVM de un sub bloque funcional basado en una memoria OTP Synopsis DesignWare NVM. El bloque incluye el controlador para la memoria, sistemas de detección y corrección de errores (ECC y CRC) y una máquina de estados que descarga automáticamente el contenido de la memoria. Tanto el bloque como el test bench que lo acompaña han sido diseñados con la intención de ser altamente reutilizables y agnósticos al proyecto en el que sean instanciados, para complementar la flexibilidad que otorgan todas las opciones de configuración de la IP de la OTP. | es_ES |
dc.language | Español | es_ES |
dc.publisher | Universitat Politècnica de València | es_ES |
dc.rights | Reserva de todos los derechos | es_ES |
dc.subject | : Verificación | es_ES |
dc.subject | UVM | es_ES |
dc.subject | OTP | es_ES |
dc.subject | ECC | es_ES |
dc.subject | CRC | es_ES |
dc.subject | SystemVerilog | es_ES |
dc.subject | Verilog | es_ES |
dc.subject | Test Bench | es_ES |
dc.subject | EFuse | es_ES |
dc.subject | Synopsis | es_ES |
dc.subject | NVM | es_ES |
dc.subject.classification | TECNOLOGIA ELECTRONICA | es_ES |
dc.subject.other | Grado en Ingeniería de Tecnologías y Servicios de Telecomunicación-Grau en Enginyeria de Tecnologies i Serveis de Telecomunicació | es_ES |
dc.title | Verificación basada en UVM de un subsistema de memoria OTP con corrección de errores | es_ES |
dc.type | Proyecto/Trabajo fin de carrera/grado | es_ES |
dc.rights.accessRights | Cerrado | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Departamento de Ingeniería Electrónica - Departament d'Enginyeria Electrònica | es_ES |
dc.contributor.affiliation | Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació | es_ES |
dc.description.bibliographicCitation | Fabregat López, J. (2019). Verificación basada en UVM de un subsistema de memoria OTP con corrección de errores. http://hdl.handle.net/10251/127860 | es_ES |
dc.description.accrualMethod | TFGM | es_ES |
dc.relation.pasarela | TFGM\113137 | es_ES |