Diseño e implementación de un decodificador de LDPCs de alta velocidad y un entorno de test

Abstract

Los códigos de comprobación de paridad de baja densidad, denominados LDPCs, están siendo incluidos en multitud de estándares de comunicaciones debido a su gran capacidad de corrección y a su facilidad para paralelizar el proceso de decodificación, lo que permite su uso en sistemas que requieran altas velocidades de transmisión. Este trabajo se centra en el desarrollo de arquitecturas paralelas para decodificar códigos LDPC regulares a velocidades de Gbps utilizando un algoritmo de decodificación basado en el volteo de bits con pesos (WBF). Concretamente se ha partido de la versión del algoritmo WBF que mayores prestaciones da, el algoritmo IMWBF, y se particularizado para trabajar de forma cuantificada con sólo 2 bits, optimizando sus parámetros para el código LDPC del estándar 10GBase-T. Se han diseñado dos arquitecturas, una totalmente paralela y otra parcialmente paralela, y se han codificado en VHDL e implementado en dispositivos FPGA alcanzando velocidades de hasta 8Gbps con 10 iteraciones.