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Diagramas de Bloques

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Diagramas de Bloques

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dc.contributor.author Larrea Torres, Miguel Ángel es_ES
dc.contributor.author Gadea Gironés, Rafael
dc.contributor.author Colom Palero, Ricardo José
dc.date.accessioned 2008-04-14T08:04:02Z
dc.date.available 2008-04-14T08:04:02Z
dc.date.issued 2008-04-14T08:04:02Z
dc.identifier.uri http://hdl.handle.net/10251/1421
dc.description.abstract 2ª Sesión del Diseño Jerárquico con Quartus II. Curso de Diseño Lógico Programable con Quartus II. es_ES
dc.description.uri https://polimedia.upv.es/visor/?id=4179d391-d6b0-f544-9339-18a5deb8de05 es_ES
dc.language Español es_ES
dc.publisher Universitat Politècnica de València es_ES
dc.rights Reserva de todos los derechos es_ES
dc.subject Fpga es_ES
dc.subject Cpld es_ES
dc.subject Eda es_ES
dc.subject Quartus ii es_ES
dc.subject Electrónica digital es_ES
dc.subject.classification TECNOLOGIA ELECTRONICA es_ES
dc.title Diagramas de Bloques es_ES
dc.type Objeto de aprendizaje es_ES
dc.lom.learningResourceType Polimedia es_ES
dc.lom.interactivityLevel Medio es_ES
dc.lom.semanticDensity Alto es_ES
dc.lom.intendedEndUserRole Alumno es_ES
dc.lom.context Ciclo superior es_ES
dc.lom.difficulty Dificultad media es_ES
dc.lom.typicalLearningTime 45 minutos es_ES
dc.lom.educationalDescription Seleccione esta Sesión de Demo y úsela como una Práctica Guiada de Laboratorio. es_ES
dc.lom.educationalLanguage Español es_ES
dc.upv.convocatoriaDocenciaRed 2007-1 es_ES
dc.upv.ambito PUBLICO es_ES
dc.rights.accessRights Abierto es_ES
dc.contributor.affiliation Universitat Politècnica de València. Escuela Técnica Superior de Ingenieros de Telecomunicación - Escola Tècnica Superior d'Enginyers de Telecomunicació es_ES
dc.description.bibliographicCitation Larrea Torres, MÁ. (2008). Diagramas de Bloques. http://hdl.handle.net/10251/1421 es_ES


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